혁신적인 AI 에이전트: VLSI 회로 설계의 타이밍 분석 자동화

Jatin Nainani 등 연구진이 개발한 AI 기반 타이밍 분석 에이전트는 LLM과 TDRG를 활용하여 VLSI 회로 설계의 타이밍 분석을 자동화합니다. 산업 디자인 벤치마크에서 높은 정확도를 보였으며, VLSI 설계 자동화 분야의 획기적인 발전으로 평가됩니다.

초고집적회로(VLSI) 설계의 핵심 과정인 타이밍 분석은 갈수록 복잡해지고 있습니다. 미세한 금속 피치와 증가하는 소자 수로 인해 숙련된 설계자조차도 멀티-코너 멀티-모드(MCMM) 타이밍 보고서의 디버깅에 어려움을 겪고 있으며, 상당한 시간이 소요됩니다. 이러한 문제를 해결하기 위해, Jatin Nainani, Chia-Tung Ho, Anirudh Dhurka, 그리고 Haoxing Ren 연구진은 AI 기반 타이밍 분석 에이전트를 개발했습니다.

이 에이전트는 여러 개의 대규모 언어 모델(LLM)을 활용하여 상용 툴의 타이밍 보고서를 자동으로 분석합니다. 특히, Timing Debug Relation Graph (TDRG) 라는 혁신적인 그래프를 도입하여, 숙련된 타이밍 엔지니어의 디버깅 과정을 반영한 관계를 보고서와 연결시켰습니다. 이는 에이전트가 타이밍 문제를 보다 효율적으로 파악하고 해결하는 데 중요한 역할을 합니다.

연구진은 Agentic Retrieval Augmented Generation (RAG) 접근 방식을 통해 에이전트가 TDRG에서 데이터를 정확하게 검색하고 코드를 생성할 수 있도록 했습니다. 실험 결과, 단일 보고서 벤치마크에서는 평균 98%, 다중 보고서 벤치마크(산업 디자인 기반)에서는 90%의 통과율을 달성하여, 그 효율성과 적응성을 입증했습니다.

이는 VLSI 회로 설계 검증 과정의 자동화에 있어 획기적인 발전이며, 향후 설계 시간 단축과 생산성 향상에 크게 기여할 것으로 예상됩니다. 하지만, 실제 산업 환경 적용을 위한 추가적인 검증과 더욱 다양한 케이스에 대한 테스트가 필요할 것입니다. 이 연구는 AI 기술을 활용한 VLSI 설계 자동화의 가능성을 보여주는 중요한 사례입니다. 앞으로 AI 기반의 설계 자동화 기술이 더욱 발전하여 설계 과정의 효율성을 높이고, 더욱 복잡하고 고성능의 반도체 개발을 가속화할 것으로 기대됩니다. 🎉