GPU 가속 기반의 획기적인 IC 설계 기술 등장: 타이밍 최적화의 새로운 지평

GPU 가속 기반의 새로운 글로벌 배치 프레임워크를 통해 집적회로의 타이밍 최적화 문제에 대한 획기적인 해결책이 제시되었습니다. 총 네거티브 슬랙(TNS)을 평균 40.5% 개선하는 등 기존 방식을 압도적인 성능으로 앞섰습니다.

집적회로의 글로벌 배치 과정에서 타이밍 최적화는 오랫동안 어려운 숙제였습니다. 기존의 분석 방법들은 핀 레벨의 타이밍 정보만을 사용하여 속도는 빠르지만 경로 기반의 타이밍 그래프 특성을 고려하지 못하는 한계가 있었습니다. 반면, 경로 기반 방법들은 정확성과 효율성 사이의 균형을 맞추는 데 어려움을 겪어왔습니다.

하지만 최근, 시 윈치(Yunqi Shi), 쉬 시위안(Siyuan Xu) 등 연구진이 개발한 GPU 가속 기반의 새로운 글로벌 배치 프레임워크가 이러한 문제에 대한 획기적인 해결책을 제시했습니다. 이들은 DREAMPlace 인프라에 정확한 경로 레벨 정보를 통합하여 미세한 핀-투-핀 매력 목표를 최적화하는데 성공했습니다. 특히, 효율적인 중요 경로 추출 기법과 RC 타이밍 모델에 특화된 2차 거리 손실 함수를 설계하여 정확성과 효율성을 동시에 높였습니다.

실험 결과는 놀라웠습니다. 이 새로운 방법은 기존의 최첨단 타이밍 기반 배치 방식보다 훨씬 뛰어난 성능을 보였습니다. 총 네거티브 슬랙(TNS)은 평균 40.5% 개선되었고, 최악의 네거티브 슬랙(WNS) 또한 8.3% 향상되었습니다. 반주변 와이어 길이(HPWL) 또한 개선되었습니다.

이 연구는 단순한 성능 향상을 넘어, GPU 가속을 통해 대규모 집적회로 설계의 타이밍 최적화 문제에 대한 실질적인 해결책을 제공합니다. 이는 더욱 빠르고 효율적인 반도체 설계의 새로운 시대를 열어줄 것으로 기대됩니다. 향후 연구에서는 이 기술이 다양한 IC 설계에 적용되어 더욱 큰 효과를 발휘할 것으로 예상됩니다. 연구진의 혁신적인 기술은 반도체 산업의 발전에 크게 기여할 것으로 기대됩니다.