ERASER: 효율적인 RTL 오류 시뮬레이션 프레임워크로 반도체 설계의 미래를 혁신하다

중국과학원 소프트웨어연구소 연구진이 개발한 ERASER 프레임워크는 RTL 오류 시뮬레이션의 속도를 획기적으로 향상시켜 반도체 설계 효율성을 높였습니다. 기존 방식의 한계를 극복하고 실행 경로 분석을 통해 중복 실행을 제거함으로써 상용 툴 대비 평균 3.9배의 성능 향상을 달성했습니다.

첨단 반도체 설계의 숨겨진 병목 현상을 해결하다: ERASER

스마트 기기가 우리 생활 깊숙이 자리 잡으면서, 이를 뒷받침하는 반도체 칩의 기능적 안전성은 그 어느 때보다 중요해졌습니다. 특히, 충분한 오류 검출률(fault coverage)을 확보하는 것은 필수적인데, 이를 위해서는 RTL(Register-Transfer Level) 코드에 대한 시간 소모적인 오류 시뮬레이션이 반드시 필요합니다.

기존의 RTL 오류 시뮬레이션은 주로 행위적 노드(always 블록)의 시뮬레이션에 많은 시간을 할애합니다. 문제는 오류 전파 능력의 한계로 인해, 많은 행위적 노드에서 오류 시뮬레이션 결과가 정상 시뮬레이션 결과와 일치하는 경우가 많다는 것입니다. 이는 곧 중복 실행(redundant execution) 으로 이어지며, 시뮬레이션 속도를 크게 떨어뜨리는 주범이 됩니다.

기존 방법들은 각 RTL 노드에 대한 오류 입력과 정상 입력의 일치 여부를 비교하여 중복 실행을 감지했습니다. 그러나 중국과학원 소프트웨어연구소의 Jiaping Tang 등 연구진이 발표한 논문, "ERASER: Efficient RTL Fault Simulation Framework with Trimmed Execution Redundancy"에 따르면, 이러한 입력 비교 메커니즘은 상당량의 암묵적인 중복 실행을 간과한다고 합니다. 오류 입력과 정상 입력이 다르더라도 노드의 실행 결과가 변하지 않는 경우가 바로 그것입니다. 연구진의 실험 결과, 이러한 간과된 중복 실행이 행위적 노드의 전체 실행 오버헤드의 거의 절반을 차지하는 것으로 나타났습니다. 이는 현재 RTL 오류 시뮬레이션의 심각한 병목 현상이라고 할 수 있습니다.

이러한 문제를 해결하기 위해, 연구진은 실제 실행 경로(true execution paths) 에 초점을 맞춘 행위 수준의 중복성 검출 알고리즘을 제안했습니다. 그리고 이를 바탕으로 ERASER라는 효율적인 RTL 오류 시뮬레이션 프레임워크를 개발했습니다.

실험 결과, ERASER는 상용 툴과 비교하여 동일한 오류 검출률을 유지하면서 평균 3.9배의 시뮬레이션 성능 향상을 달성했습니다. 이는 반도체 설계 단계의 효율성을 크게 높이고, 더 빠르고 안전한 칩 개발을 가능하게 할 것으로 기대됩니다. ERASER는 단순한 속도 향상을 넘어, 반도체 설계의 패러다임을 바꿀 혁신적인 기술로 평가받고 있습니다. 앞으로 ERASER가 반도체 산업 전반에 미칠 영향이 주목됩니다.