AssertionForge: 명세서와 RTL 코드 통합, AI 기반 형식적 검증의 새 지평을 열다

AssertionForge는 자연어 명세서와 RTL 코드를 통합하여 지식 그래프를 생성, AI 기반 형식적 검증의 정확도와 효율성을 향상시키는 혁신적인 방법입니다. 실험 결과 기존 방법 대비 SVA 품질 향상을 입증하였으며, 코드 생성 및 설계 이해 분야에도 기여할 것으로 예상됩니다.

AssertionForge: 형식적 검증의 혁신

시스템베릴로그 어서션(SVA)을 자연어 명세서로부터 생성하는 것은 형식적 검증(FV) 분야의 오랜 난제였습니다. 명세서의 모호성과 불완전성으로 인해, 기존의 LLM 기반 접근 방식(예: AssertLLM)은 명세서 문서에서만 정보를 추출하여 RTL 코드에 내재된 중요한 내부 신호 상호작용 및 설계 세부 정보를 종종 놓치는 문제점을 가지고 있었습니다. 이로 인해 불완전하거나 잘못된 어서션이 생성되는 결과를 초래했습니다.

Bai Yunsheng 등 연구진이 제시한 AssertionForge는 이러한 문제점을 해결하기 위한 혁신적인 접근 방식을 제시합니다. AssertionForge는 하드웨어 특화 스키마와 도메인 특화 엔티티 및 관계 유형을 사용하여 명세서와 RTL 코드 모두에서 지식 그래프(KG)를 생성합니다. 먼저 명세서에서 초기 KG를 생성한 후, RTL 코드에서 추출한 정보를 체계적으로 융합하여 통합적이고 포괄적인 KG를 만듭니다.

이렇게 결합된 표현은 설계에 대한 보다 철저한 이해를 가능하게 하며, KG에서 다양한 검증 맥락을 추출하도록 설계된 다중 해상도 컨텍스트 합성 프로세스를 가능하게 합니다. 4가지 설계에 대한 실험 결과, AssertionForge는 기존 방법보다 SVA 품질을 상당히 향상시키는 것으로 나타났습니다. 이러한 구조화된 표현은 FV를 개선할 뿐만 아니라 코드 생성 및 설계 이해와 같은 미래 연구의 길을 열어줍니다.

AssertionForge의 핵심: 통합과 다양성

• 명세서와 RTL 코드의 통합: 단순히 명세서만을 사용하는 것이 아니라, RTL 코드의 정보를 통합하여 보다 정확하고 완전한 어서션 생성
• 지식 그래프(KG) 활용: 복잡한 설계 정보를 효과적으로 표현하고 관리하기 위한 구조화된 데이터 모델 사용
• 다중 해상도 컨텍스트 합성: KG에서 다양한 검증 맥락을 추출하여 다양하고 포괄적인 어서션 생성

미래를 위한 발걸음

AssertionForge는 형식적 검증의 효율성과 정확성을 크게 향상시킬 뿐만 아니라, 코드 생성 및 설계 이해 등의 분야에서도 폭넓은 활용 가능성을 제시합니다. 이는 AI 기반 설계 자동화 및 검증의 새로운 시대를 여는 중요한 이정표가 될 것입니다. 앞으로 이러한 연구가 더욱 발전하여 더욱 안전하고 신뢰할 수 있는 시스템 개발에 기여할 것으로 기대됩니다.